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트랜지스터(스타크래프트)
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| 여러 형태의 트랜지스터. |
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| 세계 최초로 만들어진 트랜지스터의 레플리카. 크기가 매우 크다. |
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1. 개요
Transfer + Resistor = Transistor전기 스위치와 전압 증폭 작용을 하는 반도체 소자이다.
보통 반도체라고 불리는 물건이라고 생각하면 쉽다. 반도체의 사전적 의미는 도체, 부도체, 반도체 등 물질의 성질을 나타내지만, 실생활에서 반도체라고 하면 트랜지스터나 트랜지스터를 집적한 집적회로를 가리키는 경우가 대부분이다. 물론 산업 반도체에는 다이오드, LED(발광 다이오드) 등 더 많은 것들을 포괄하지만, 보통 이쪽인 경우가 많다.
반도체 물질을 적극 이용해서 전기의 흐름을 제어하고, 정보를 처리한다. 보통 트랜지스터는 발이 3개 달려있는데, 가운데에 있는 발이 스위치 역할을 해서 이곳에 전기신호를 보내 양 옆에 달린 발이 연결되기도 끊기기도 한다.
전자공학에서 가장 기초적인 부품으로 트랜지스터를 조합해서 AND, OR, NAND, NOR, XOR 등의 논리 게이트를 만들 수 있고, 이 논리 게이트를 다시 조합해서 덧셈 연산기, 기억장치 등을 만들 수 있다.
이 트랜지스터를 좀 더 조밀하게 만들어 작은 칩에 넣은 것을 집적 회로(IC)라고 한다. 초기에는 트랜지스터 수천~수백만 개를 집적한 집적회로만 있었지만, 현재에 이르러서는 수억~수백억 개는 기본으로 때려 박아서 만든다. 우리가 흔하게 사용하는 CPU, GPU, 플래시 메모리, RAM 전부 트랜지스터를 이용해서 만든 것이다. 한마디로 현대 사회를 지탱하는 컴퓨터 전반은 전부 트랜지스터로 이루어져 있다고 보면 된다.
n은 N형 반도체이고 p는 P형 반도체이다.
2. 설명
트랜지스터엔 여러가지 종류가 있다. 이에 대해선 후술하겠지만 기본적으로 크게 두 가지로 구성 되어 있는데 각각 접합형 트랜지스터(BJT), 전계효과 트랜지스터(FET)이다.BJT의 경우 최초로 등장한 트랜지스터인데, BJT의 구조는 이름 그대로 물리적인 접합을 통한 트랜지스터이다. 기존 P-N 접합 반도체에 P형 또는 N형 반도체를 결합 시켜서 발명한 것으로 이것을 개발한 벨 연구소의 3명의 과학자는 향후 노벨 물리학상을 수상하게 된다. 결론적으로 트랜지스터의 기본 구조는 'PNP', 'NPN'으로 나뉘는 이 둘의 기능은 같다.
FET는 게이트 전극에 전압을 건 뒤 채널의 전기장에 의해 전자나 양공이 흐르는 관문이 생기게 하는 원리로, 소스와 드레인의 전류를 제어하는 트랜지스터다.
접합형과 비교해 동작 속도는 느리지만 고밀도 집적에 유리한 구조를 갖고 있어 현대 반도체 집적회로(IC)의 주류로 사용되고 있다.
FET를 응용해 뒤에 나올 MOSFET이나 디스플레이에 사용되는 박막 트랜지스터(TFT) 등이 만들어졌으며, 이 밖에도 PN접합이 1개뿐인 UJT, 쇼트키 효과를 이용한 MESFET 등이 있지만 일반적인 영역에서는 거의 사용되지 않는다.
3. 종류
3.1. 접합형 트랜지스터 (BJT, bipolar junction transistor)
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| n-p-n형 BJT(Bipolar Junction Transistor) |
1947년 벨 연구소의 H.W. Brattain과 존 바딘, 윌리엄 쇼클리가 저마늄을 이용해 최초로 제작하였다. (이에 대한 공로로 세 사람은 1956년 노벨물리학상을 수상하였다.) 조립형 전자 키트 등을 사면 쉽게 볼 수 있다(새까만 삼발이 부품). 실리콘 웨이퍼에 수차례 도핑을 거치면 완성되는 구조라, 옥사이드를 길러야 하는 MOSFET보다 제조하기 쉽다는 장점이 있다.
MOSFET의 경우 Si과 gate insulator 경계면과 인접한 부근에 전류가 주로 흐르기 때문에, 웨이퍼 표면의 상태가 깨끗해야 잘 작동한다. 이러한 점은 잘 작동하는 MOSFET을 만들기 어려운 점으로 작용했으며, MOSFET보다 BJT가 먼저 상용화된 이유 중 하나이다. 그러나 계속되는 소자의 Scaling 으로 인해 BJT는 MOSFET으로 대체되게 되었는데, 그 이유는 BJT의 전력소모가 MOSFET에 비해 매우 크기 때문이다. 소자 한 개당 전력소모가 크다는 것은 열발산 또한 많다는 뜻이 된다.
고등학교 물리학Ⅱ에 트랜지스터라고 나오는 것이 바로 이 BJT이다.
3.1.1. 동작 원리
동작 원리는 다이오드와 동일한데, 전하를 공급하는 이미터(Emitter)가 더 붙어있는 것이다.우선 p-n-p형 접합형 트랜지스터를 예로 들어보자. 그리고 이때 p-n-p의 각 역할을 emitter-base-collector라 하자. 이 경우 왼쪽의 p-n 접합에 정방향 전압(p쪽에 +전압, n쪽에 -전압)를 주면 전류가 흐르지만, 오른쪽 n-p 접합인 베이스-컬렉터(Base-Collector)에 역방향 전압도 걸려진다. 이때 emitter-base측에 충분한 전압을 걸면 (Emitter-Base 접합은 순방향) 이미터의 hole(양공)들이 베이스로 주입되고 베이스의 전자가 이미터로 (상대적으로 적은 양이) 주입되며, 베이스 내부에서는 Diffusing(확산) 현상으로 컬렉터 쪽으로 양공이 이동해 컬렉터에 양공이 수집된다. 이때 이미터에서 베이스로 주입되는 양공의 양이 베이스에서 이미터로 주입되는 전자의 양보다 훨씬 더 많은 것이 바람직 하며, 고농도로 도핑된 이미터와 저농도로 도핑된 베이스를 사용하여야한다. 혹은 베이스를 물리적으로 얇고 적게 하거나.
베이스 내부에서 Diffusing(확산)하는 양공들 중 극히 일부분이 베이스의 전자와 결합하는데 이는 컬렉터에 수집되는 양공들에 비해서 아주 작은 비율이다. 하지만 이로 인해, 과잉소수 캐리어(이 경우에는 양공) 농도 분포가 직선이 아닌 곡선형태가 된다. 결론적으로 양공이 Emitter에서 Collector 방향으로 이동되므로, 전류의 방향은 Emitter에서 Collector 방향이다. 앞서 설명한 내용은 베이스-이미터가 순방향, 베이스-컬렉터가 역방향인 경우이다.
만약 베이스-이미터 접합을 역방향으로 연결해준다면, 이미터에서 베이스로 전자가 충분히 주입되지 못하므로, 전류의 흐름이 차단된다.(Cut-off Mode)
만약 베이스-이미터 접합과 베이스-컬렉터 접합이 모두 순방향으로 연결된다면, 이미터에서 베이스로 양공이 수집되고 Diffusing 현상이 발생하는 동안, 컬렉터에서 베이스로도 양공이 수집된다. 이 때 베이스에 전자농도가 높아지기 때문에 포화상태라고 한다.(Saturation Mode) 포화 상태에서는 전류의 흐름이 서로 상쇄되므로, 컬렉터-이미터 전압은 0.1~0.2V 정도로 유지된다.
3.1.2. 수도꼭지 비유식 동작 원리
이미터(Emitter, 방출기)는 수도관이고 콜렉터(Collector, 수집기)라고 하는 게 수도꼭지고 베이스가 수도밸브라 보면 된다. 수도밸브가 돌아가는 정도에 따라 변하는 수압을 전압으로 이해하면 된다. 근데 저 밸브가 좀 물이 새는 밸브라서 이미터에서 콜렉터로 빠질 때 물이 조금, 아주 조금 줄어든다고 지금 위에서 세번째 문단에서 설명하고 있는 것이다. 이것이 스위칭 기능.증폭 작용은 사실 힘이나 에너지를 키우는 개념이 아니라 작은 힘으로 큰 힘을 제어하는 것이다. 이미터-콜렉터 사이를 흐르는 커다란 전류를 베이스라고 하는 작은 밸브로 조절하는 것이다. 10볼트의 전원을 가지는 증폭회로에서 트랜지스터를 통과했다고 20볼트가 되는 건 아니다. 오히려 전원의 전압을 낮추는 방법으로 증폭을 한다. 베이스 전압이 0~1볼트 사이를 움직일 때 이미터-컬렉터를 통과하는 전압은 0~10볼트 사이를 왔다갔다 하는 식이다. 물론 베이스가 물이 좀 새는 밸브라서 정확히 똑같게 따라하지는 못하는데 그 차이를 줄인 게 고급 트랜지스터라고 이해하면 된다.
마지막으로 수도꼭지와 트랜지스터의 다른 점이 수도꼭지는 사람 힘으로 밸브를 돌리지만 트랜지스터는 전류로 돌린다. 전류를 흐르게 하기 위해서는 전압이 필요한데, 전압이라고 하는 건 전위차 즉 상대적인 개념이다. 그래서 트랜지스터 회로는 이미터 단자를 공통 음극(NPN기준)으로 사용한다. 이미터의 전압을 0볼트로 간주하겠다는 의미. 보통 이미터는 접지까지 공유하므로 실제로 0볼트일 때가 많다. 그래서 전압 차이가 아주 크게 나는 회로에서는 트랜지스터를 사용할 때 조심해야 한다. 이미터-콜렉터 사이에서 어떤 이유에서든 엄청난 전류가 흘러버리면 이미터쪽 전압이 확 변할 수 있는데 이미터-베이스간에도 회로가 연결되어 있으므로 이미터-베이스 사이의 전위차가 그 회로가 견딜 수 있는 한도를 넘어 확 튀는 경우가 있다. 보통 이미터-베이스 사이에 있는 회로는 민감한 저전력 회로들이라 이런 식으로 확 튀는 전류가 들어가 버리면 그냥 타버린다. 그래서 큰 전류를 제어하는 곳에서는 다른 소자나 방식을 사용한다. 애초에 순수한 BJT 방식은 효율이 별로이기도 하다.
3.1.3. 단자 판별 방법
단면이 반원형이면 납작한 쪽을 바닥에 대고 둥근 쪽이 위를 향할 때 왼쪽부터 컬렉터, 베이스, 이미터이도록 생산되는 것이 일반적이다. 그러나 멀티미터를 가지고 확실하게 시험 및 증명하는 방법이 있다.- 멀티미터 레버를 저항 위치로 돌리고 노란색 버튼을 눌러 다이오드 측정 모드를 켠다.
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양, 음 프로브를 각각 댔을 때와 극을 서로 바꿔 댔을 때 두 번 다 OL(Open Loop, 단선)이 표시되는 쌍을 찾는다.
= 둘 중에는 베이스가 없다. 즉 하나는 컬렉터고 하나는 이미터다.
이렇게 베이스를 찾았으면 트랜지스터가 pnp형인지 npn형인지에 따라 다음 과정이 나뉜다.
- pnp : 음 프로브를 베이스에 대고 양 프로브를 나머지 두 단자에 차례로 대 본다. 표시되는 저항치가 낮은 쪽이 양 프로브를 컬렉터에 연결한 것이다.
-
npn : 양 프로브를 베이스에 대고 음 프로브를 나머지 두 단자에 차례로 대 본다. 표시되는 저항치가 낮은 쪽이 음 프로브를 컬렉터에 연결한 것이다.
컬렉터를 찾았으므로 남은 단자가 이미터이다. 물론 위와 반대로 저항치가 높은 쪽을 이미터로 먼저 판정하고 남는 단자를 컬렉터로 판정해도 결론은 똑같다.
3.2. 전계 효과 트랜지스터 (FET, field effect transistor)
FET은(는) 여기로 연결됩니다.
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전계 효과 트랜지스터란, electric field 를 이용하여 소자의 conductivity를 조절하는 방식으로 작동하는 트랜지스터를 뜻한다. 1925년 릴리엔필드가 최초로 개발해 특허를 등록하였다. 최초의 트랜지스터. 당시에 개발된 FET는 화합물 반도체에 게이트 전극을 꽂아 전류가 흐르는 통로의 폭을 조절하는, 현대의 MESFET과 같은 동작을 하는 물건이었다. 릴리엔필드는 이 소자가 동작하는 것은 입증했지만, 동작 방법은 잘 설명하지 못했다(이걸 제대로 설명하려면 고체물리와 양자역학에 대한 이해가 필요하다). 이후 이 소자는 현대식의 JFET로 발전한다.
3.2.1. 접합형 전계 효과 트랜지스터 (JFET)
일반적으로 교과서에서 소개하는 JFET는 PNP나 NPN의 구조로 만들어진 소자를 소개한다. 이렇게 소자를 세로로 쌓아두고 중간의 소자 양 옆에 가로로 소스, 드레인 전극을 달아둔 것이다. 쉽게 말하면 위 BJT 그림에서 세 단자를 왼쪽으로 한 칸씩 움직여보자.반도체 PN접합(junction)의 특성상, 서로 다른 두 종류의 반도체를 붙여놓으면 상대편에 전하가 생기지 못하는 공핍층(depletion layer)[1]이 생겨나는데, 이 동네는 터널링(에너지 준위 차이가 크고, 전도할 길이가 너무 좁으면 전자/정공이 지나가지 못하는 지역이라도 그대로 '워프' 해버리는 현상)을 이용하지 않는 이상 지나갈 수 없다. 또한 이 지역의 깊이, 혹은 넓이는 PN양극의 전위차가(역방향일 경우) 높으면 높을 수록 커진다.
즉, 가운데 지역 양 옆에 전극을 두고, 위 아래에는 게이트 전극을 두어 전압을 변화시키면 이 Depletion Region을 크게, 작게 변화시키면 소스-드레인간의 통로를 자유자재로 여닫아 트랜지스터로 만들 수 있는 것이다.
대략적인 작동 원리는 이렇고, 이렇게 단순하게 만든 이유는 역시나 그 당시 공정 기술이 딸렸기 때문이다. 게다가 군용 무기같은 경우는 안정성이 높아야 하므로 세밀한 고급 공정보다는 단순한 공정을 사용한 물건들이 필요하기에 이렇게 만들어졌다.
JFET는 특성상 소자의 크기만 크면 큰 전류도 다룰 수 있고, 진공관과 전류-전압 특성이 유사해 오디오 등의 고출력이 필요한 전자제품에 주로 사용된다(MOSFET은 게이트 절연층의 두께 문제로 크게 만들기가 매우 어렵다). 하지만 집적회로가 나오면서부터는 누설전류가 너무 커서 사용을 하지 않는다. 역바이어스를 걸어도 PN접합에는 전류가 흐르고, 실수로 정바이어스라도 걸리는 날에는 소자가 바로 망가진다.
3.2.2. 박막 트랜지스터 (TFT, thin-film transistor)
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LCD나 AMOLED 같은 평판 디스플레이의 픽셀 구동 소자로 쓰이는 트랜지스터이다. 녹는점이 낮은 유리 기판(대략 5-600도 정도다. 실리콘 웨이퍼 공정은 1000도(섭씨)이상 올라가는 경우도 매우 많다.) 위에 단결정 실리콘을 올리기는 거의 불가능하기 때문에 많은 경우에 채널층에 비정질 실리콘이 사용된다. 따라서 채널층의 유효 이동도가 MOSFET보다 낮기 때문에 MOSFET에 비하면 성능은 떨어진다.
3.2.2.1. 정질형 TFT 관련
해상도를 늘리고 화질을 개선시키기 위해 a-Si:H TFT의 field effect mobility를 늘리려는 시도가 여러 가지 시도되었으나 그중 가장 각광받은 것은 Polysilicon TFT다. 이 Polysilicon은 결정질(Crystalline)실리콘이 마치 기워입은 옷처럼 배치되어 있는 것으로, 기워버린 부분에 트랜지스터의 채널이 걸치지 않으면 이론상 결정질 실리콘을 이용해 만든 MOSFET과 거의 비슷한 성능을 낸다. 전류 구동 능력을 획기적으로 끌어올릴 수 있어 고집적 화소+고화질 디스플레이를 구현하기에는 최적의 조건을 마련해 준다. 실제로 이걸 이용한 LCD 기반 프로젝터 등이 일본 회사들에서 출시되었다.다만 이놈을 제작하기 위해서는 기존 채널층의 비정질 실리콘을 엑시머 레이저 어닐링 같은 공정을 통해 결정화 시킨다(그러나 이렇게 결정화 시킨 레이저 애블레이션 과정은 매우 돈이 많이 들어가는 공정이라 단가가 비싸다.) 게다가 레이저로 표면을 긁어야 하는 공정인지라 화면 크기가 크면 클수록 단가는 더더욱 올라가게 되어 버렸고, 이는 대형 TV나 심지어 스마트폰 정도의 크기 디스플레이를 제작한다 할지라도 가격 상승을 불러온다. 당시에는 PDP TV가 이미 나와 있었으므로, 가격을 살인적으로 올리는 방향은 당연히 나가리였다. 또한 레이저로 화면을 긁는 과정에서 실리콘이 부분적으로 결정화가 되는 방식이기 때문에 Grain boundary가 제각각이므로 Uniformity의 문제가 발생하여 화면의 밝기가 일정하지 않은 Mura 현상이 발생하기도 한다. 게다가 OLED의 발견으로 대규모 화면을 더 저렴하게 구현할 수 있게 되었고, 이를 기존 LCD 화면 구동 방식을 접합해 Active Matrix OLED라고 부르기 시작한다. LCD 구동 방식에도 패시브가 불가능한 것도 아니고 많은 제품이 나와 있다. 그러나 2014년 현재 우리가 친숙한 방식은 Active Matrix 구동 방식이다. 한 프레임당 row 하나씩 읽어내는 그 방식. 패시브는 LCD의 특성 상 여러 번 튀겨(?)주어야 하므로 구동 방식이 조금 다르다.
문제는 이 OLED를 구동이나마 시킬 수 있는 성능을 가진 Polysilicon TFT의 경우, 대형 화면을 제작하기 위해 거하게 제작하면 단가가 뛰어버린다. 덕분에 이 제작단가를 줄이기 위해 여러 곳에서 시도를 하였는데, LTPS(Low Temperature PolySilicon)가 바로 이런 시도 중 하나다.
어쨋든 이 백플레인(Back-Plain) 제작 단가를 줄여보기 위해 태양 전지에 사용하던 마이크로 크리스탈린 실리콘이나 나노크리스탈린 실리콘을 이용한 TFT를 만들어 보려는 시도도 있었으나 예상보다 성능이 좋지 않아 사장되었다. 여담으로 2007-8년 당시 삼성디스플레이가 nc-Si:H TFT로 만든 디스플레이를 SID에 출품했지만 작동이 잘 안 되었던 전례가 있었다. 또한, 그 이전 학회에서 바로 다음 언급될 메탈 옥사이드 소자에 관한 논문을 전부 내렸다. 인듐 갈륨 아연 산화물로 대표되는 비정질 금속 산화물로 바꾸는 시도가 이루어지고 있다. 이쪽 연구로 유명한 것은 역시 일본. 실제로 샤프가 최초로 시제품을 출시했으며, 메탈 옥사이드 물질 연구의 대가 또한 일본에 있다. 그러나 실제 제품화하는 것에서는 현재 LG디스플레이가 상위에 있다. 자세한 내용은 Oxide TFT 문서를 참조하기 바란다.
3.2.2.2. 비정질형 TFT 관련
비정질 실리콘 트랜지스터의 경우에는 P타입이 없다. 비정질 실리콘 자체의 물성 때문에 정공의 이동도가 떨어진다.억지로 P타입을 만들어본다고 가정하면 비정질 실리콘과 메탈간의 사이를 이어주는 컨택 레이어를 p+로 만들어줘야 하는데(오믹/샤키(Schottky) 컨택 참고), 이를 위한 공정 컨트롤 난이도가 굉장히 높다.
nMOSFET의 경우는 베이스가 P타입인데, 비정질 실리콘의 경우는 자체적으로 약한 nType 실리콘의 형질을 지니는데 그럼에도 불구하고 nMOSFET으로 구동된다. 이를 p-Type 을 이용해 구현할 경우 Threshold Voltage가 너무나 높아지게 된다. (보통 TFT는 Accumulation Mode에서 작동한다.)
3.2.3. 금속 산화막 반도체 전계 효과 트랜지스터 (MOSFET)
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| n-채널(channel) MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor) | |
| {{{#!folding [ 최초의 MOSFET ] |
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| 로버트 W. 바우어가 만든 자체 정렬 게이트 MOSFET 특허의 면부분. 요즘 말하는 MOSFET은 대부분 sagfet을 가리킨다. |
| {{{#!folding [ 국내 최초 MOSFET ] |
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| Martin m atalla에게서 MOSFET구현을 일임받은 강대원 박사가 만들어낸 최초의 MOSFET |
최초의 디자인은 그냥 실리콘 덩어리에다 옥사이드 깔아 놓고 메탈을 꾹 눌러 놓은 루티드스러운 형태였다. 발표된 순서는 BJT보다 먼저였으나, 실리콘과 옥사이드 사이의 인터페이스 스테이트를 제대로 줄이지 못했기에 상용화는 지지부진이었다. 그러나 이후 실리콘 위에 옥사이드를 얹는 게 아니라, 실리콘 자체를 리액터에 넣어 산화시키는 (수증기, H2O 기반의 프리커서를 쓰면 wet, H2, O2,,,, 따로 넣으면 dry) 공정이 개발된 이후 본격적으로 IC의 시대가 열린다. 여기에 가장 큰 공헌을 한 인물은 텍사스 인스트루먼트의 잭 킬비.
로버트 W. 바우어가 자체 정렬 게이트 MOSFET을 발명함으로써 현재의 집적회로에 이르게 된다.[2]
21세기 들어서 고전력 반도체를 제외하면 아날로그 집적회로는 거의 모두 CMOS(N형 MOS와 P형 MOS를 합친 구조)로 설계된다고 봐도 무방하다. 모든 반도체는 제조공정의 미세화가 진행될수록 수명이 짧아지는 경향이 있다. 작동을 위해 전압을 인가하는데, 이 전압이 회로의 피로를 누적시켜 최종적으로 파괴되는 절연파괴가 진행되기 때문. SSD가 공정미세화되면서 수명이 짧아지는 원리와 동일하다. 다만, CPU 자체가 워낙 신뢰성을 요구하는 하드웨어라서 온갖 기술들을 집약시켰기 때문에 반도체 중에서는 수명이 긴 편일 뿐이다. 현대 CPU는 정규전압/정규클럭에서 풀로드 상태에서의 수명을 최소 10년 정도를 보장하고 있다.
3.2.3.1. 채널 길이
CPU나 GPU, DRAM, 플래시 메모리 공정의 nm 단위 숫자는 MOSFET의 크기, 정확하게는 게이트의 길이(Gate length)[3]를 나타내는 것이며 숫자가 작을수록 좋다. 로직 회로의 모스펫 게이트는 항상 최소 길이로 만드므로, 달리 말하면 해당 공정에서 다룰 수 있는 가장 작은 크기의 단위를 나타낸다. 공정이 미세화되면 누설 전류에 관한 문제가 심각해지기 때문에 여러 기술이 등장했다.이 중에는 SOI( Silicon on Insulator) 기술이 있다. 일반적인 웨이퍼는 실리콘 단결정으로 이루어져 있지만 SOI 기술이 적용된 웨이퍼는 실리콘/이산화실리콘(Silicon Dioxide, 보통 전문가들은 Oxide라 부른다. )/실리콘의 3층 구조로 body contact 쪽으로 흐르는 누설전류를 줄여준다. MOSFET의 전극은 주로 Ion Implantation으로 만드는지라 실리콘 웨이퍼의 두께에 비하면 4차원의 간격으로 얇다.
이후 하프늄이나 지르코늄, 티타늄 산화물을 이용한 고유전율 유전막(High K (gate dielectric) Metal Gate) 기술이 적용되었다. 줄여서 HKMG로 부른다. 줄임말에는 나타나지 않지만 실제로는 gate dielectric을 빼면 말이 안 된다. K는 유전율인데, 메탈은 유전체가 아니므로 유전율 수식어를 붙일 수 없기 때문. 이전까지는 게이트가 폴리실리콘이었기 때문에 굳이 메탈 게이트가 붙은 것이다.
K는 실리콘과 게이트 메탈 사이 들어간 유전체의 유전율을 의미한다. 유전율이 높은 물질을 사용함으로써 채널과 게이트 사이의 커패시티브 커플링을 높여 더 낮은 subthreshold swing 달성이 가능하며, drain induced barrier lowering 의 완화를 기대할 수 있고, oxide 대비 두꺼운 high-k를 써도 어느정도 얇은 effective oxide thickness 를 달성할 수 있다. 낮은 subthreshold swing은 Ion/Ioff ratio에 중요한 역할을 하며, 저전력 및 고성능 소자 둘 다 낮은 subthreshold swing을 요구한다.
drain induced barrier lowering 은 drain side 쪽에 걸린 전압에 의해 생성된 전기장이 channel단으로 침투되어 그 영향이 클수록 심각해지는데, 이를 gate coupling 증가를 통해 완화시킬 수 있으며 또한 비교적 두꺼운 gate insulator를 사용함으로써 tunneling현상으로 인한 gate leakage current가 줄어든다. 그렇다 하더라도 MOSFET은 source단애서 channel로의 carrier thermionic injection에 의지하고 있기 때문에, 상온에서 60mv/dec 이하의 subthreshold swing은 이론적으로 불가능하다.
subthreshold를 더욱 줄이기 위해서는 injection mechanism을 바꾸거나, m factor를 줄여야 하는데, 전자의 접근법을 취한 예로 Tunneling Field Effect Transistor를 들 수 있고, 후자의 접근법을 취한 예로 Negative Capacitance Field Effect Transistor가 있다.
전자인 TFET의 경우 Injection mechanism으로 Band to band tunneling을 이용하고 있으며, Boltzman tail 부분을 Si band gap을 통해 filtering 하고 있으므로 이론적으로 상온에서 60mV/dec 를 달성할 수 있다. 후자의 경우에는 Negatice capacitance 를 갖는 물질을 이용하여 gate voltage를 가한 것보다 더 많은 전압을 channel단에 걸리게 할 수 있으며, 이를 통해 이론적으로 상온에서 60mV/dec 를 달성 가능하다 자세한 사항은 축전기 항목 참조.
한편, Low K dielectric은 트랜지스터 게이트가 아니라 IC 회로를 구성하는 연결선 사이에 쓰인다. 라인과 라인사이의 capacitance가 높아질 경우 회로 전체의 switching speed 가 낮아질 뿐만 아니라, 점점 집적도가 높아짐에 따라 라인과 라인 사이의 Capacitance가 높아져 Crosstalk 문제가 생겨 신호 전달이 제대로 안 되는 문제가 생기기 때문이다.
3.2.3.2. 동작 원리
MOSFET의 동작 원리는 다음과 같다. 일반적으로 많이 사용되는 n-channel MOSFET의 경우, 게이트에 양의 전압을 인가하여 Substrate Silicon에 공핍층을 형성한다. 이때 게이트 전압이 Threshold Voltage, 즉 문턱 전압을 넘게 되면 Oxide-Semiconductor Interface에 Minority Carrier인 전자가 밀집하게 되어 채널을 형성하고, 이 얇은 레이어를 Inversion Layer라고 부른다. Inversion layer 를 형성하는 carrier는 주로 source 내지는 drain으로 부터 넘어오며, 이때 source 및 drain은 일종의 carrier reservior 와 같은 역할을 수행하게 된다. 만약 source와 drain의 도움이 없다면, inversion layer를 형성하는 carrier들은 더 저속으로 공급되게 될 것이다. N mos의 경우에는, 소스와 드레인은 p-substrate에 n+로 도핑하여 형성하며, P mos의 경우는 그 반대이다. 낮은 drain votage 영역에 한해서, 소스에 GND, 드레인에 드레인 전압 VD를 인가하여 전계를 형성하면 드레인 전류 ID가 VD에 의해 선형적으로 증가하는 꼴을 보인다. 조금 더 높은 drain voltage에서는 VD 증가에 따른 ID 증가가 위로 볼록한 이차함수 꼴을 따르게 된다. 한편 VD가 VG(게이트 전압) - VT(문턱 전압)에 도달하게 되면 더이상 전류량의 증가는 일어나지 않으며 saturation된다. 이때 VG-VT를 Pinch-off Voltage라고 한다. 실제로는 pinch-off 현상은 일어나지 않으며 velocity saturation에 의해 추가적인 전류 증가가 미미하다고 해석하는 것이 조금 더 정확하다.3.2.3.3. RAM으로의 응용
드레인에 축전기를 연결하면 DRAM이 된다. 집에서 BJT와 깡통 모양 축전기로도 만들 수 있다. 물론 컴퓨터에 꽂혀있는 DDR SDRAM과 넘사벽의 차이가 있다. 축전기에 전하가 존재하면 1, 전하가 없으면 0이다. 사실상 우리가 보고 있는 TFT LCD 모니터도 이와 동일한 메커니즘으로 작동한다.그리고 게이트쪽에 유전막 층을 더 넣고, 전극을 하나 더 넣어, 이 유전막에 전자를 넣었다 뺐다 하면 생기는 문턱전압의 차이로 데이터를 쓰고 읽으면 플래시 메모리가 된다. 플래시 메모리에서는 유전막을 플로팅 게이트라고 하며 일반적인 이산화실리콘 대신 질화실리콘을 사용하는 경우가 많다. 플로팅 게이트에 전자를 넣으면 문턱전압이 높고 전자가 없으면 문턱전압이 낮다. SLC (Single Level Cell) 플래시 메모리의 경우, 예를 들어 문턱전압이 바뀌는 범위가 0.5 V부터 1.5 V라면 1 V 가량의 전압을 가해줬을 때 트랜지스터가 작동하면 1, 작동하지 않으면 0 이다. MLC (Multi Level Cell) 플래시 메모리는 문턱전압이 아주 낮으면 11 덜 낮으면 10 좀 높으면 01 아주 높으면 00 이런 식이다.
3.2.4. 핀 전계 효과 트랜지스터 (FinFET)
| 23초부터 37초까지 |
25nm 미만의 공정 시대에 들어서면서 앞서 채널길이 문단에서 서술한 HKMG (High-K Metal Gate)로는 공정 미세화 경향에 따라갈 수 없게 되어 만들어진 소자다. 2D Planar 구조로 구현되는 MOSFET을 3D 구조로 개선한 것으로, 그 모양이 마치 지느러미(Fin)와 같다고 하여 FinFet으로 불린다.
업계에서 처음으로 상용화한 인텔은 3D Tri-Gate Transistor라는 명칭으로 불렀으나 최근에는 타 업체들과 같이 FinFET이라는 명칭으로 부르고 있다.
첫 상용화 공정은 2011년 생산을 시작한 인텔의 22nm 공정으로 여겨지며, 삼성전자는 2014년 후반기 14LPE 공정, TMSC는 2015년 상반기 16FF 공정으로 생산을 시작하였다.[4]
동작 원리가 모두 같지만 채널이 세로로 구성되기 때문에 MOSFET과는 동일 전류량 대비 차지 면적이 굉장히 적어져 미세 공정에 더 유리한 면을 보인다.
또한 Gate가 위쪽에만 존재하던 MOSFET 구조와 달리 FinFet은 3D 구조가 되면서 3방향 (위 + 양옆)에 Gate가 존재하는 것과 같은 구조를 띠고 있는데, 이에 따라 전류량을 효과적으로 제어할 수 있다는 장점이 있다.
그러나 공정상 3D 구조를 구현해야 한다는 점에서 기존 공정보다 Mask를 여러장 사용하므로 단가가 높다는 단점이 있다. 또한 4nm 공정 미만에서는 Source - Drain 간 단채널 효과 (Short Channel Effect)로 인해 전자가 채널을 무시한 채 가로 방향으로 통과해버려 누설전류로 나가버리는 문제점이 있다.
3.2.4.1. 게이트 올 어라운드 (Gate - All - Around, GAA)
| 37초부터 43초까지 |
전자신문 - [3나노 GAA 시대]핀펫 시대 종언... 트랜지스터 패러다임 바꿨다
2010년대 중반부터 제시된 반도체 소자 모델이다.
앞선 채널의 세 면을 컨트롤하는 FinFET 구조에서 게이트로 채널을 감싸 네 면을 컨트롤하는 구조이다. 따라서 FinFET보다도 정교한 전류량 제어가 가능하다. 초기에는 채널 형태로 원통형의 나노와이어와 종잇장같은 나노시트 형태의 채널이 고려되었으나, 현재는 나노시트 형태로 주로 채택되고 있다.
삼성전자 파운드리 사업부의 3GAE(SF3E)의 경우 5LPE(SF5E)에서 이전시 PPA는 전력 45% 절감, 성능 23% 향상, 면적 16퍼 축소의 효과를 보이며 TSMC의 N2의 경우 N3E에서 이전시 전력 25~30% 절감, 성능 10~15% 향상, 밀도 1.1배 이상 향상의 효과가 있다.
구조상 앞선 FinFET이 지니던 단채널 효과 (Short Channel Effect)를 극복할 수 있으며, 세로 적층에도 적합한 덕분에 3D 공정 효율이 굉장히 높은 특성을 지닌다.
GAA는 채널의 폭을 조절해 여러 형상을 만들 수 있으며 폭을 크게 만들어 좌우가 긴 형태를 삼성전자는 "MBCFET", TSMC는 "Nanosheet Transistor"라고 호칭하고 있다.[5]
삼성전자 파운드리 사업부는 2022년 3GAE(SF3E)에서 도입해 2024년 3GAP(SF3)에서 본격적으로 사용할 예정이며, 인텔은 intel 20A(2024년), TMSC는 N2(2025년)에서 도입할 예정이다.
3.2.4.2. BSPDN (Back Side Power Delivery Network)
기존에는 학회에서나 언급되어 왔으나 2021년 7월 26일 Intel Accelerated event에서 대중에게 처음 공개되었다.인텔은 "PowerVia", TSMC는 "Back Side Power Rail"라 부르며 삼성전자는 BSPDN이라는 명칭을 그대로 사용한다.
현재의 모든 공정은 앞면에 모든 Power Net을 구성하는 FSPDN (Front Side Power Delivery Network) 방식으로 제조된다. 이에 따라 현존하는 모든 공정에서 Back Side는 기판의 역할 외에 큰 의미가 없었다. 그러나 GAA를 시작으로 3D 구조에 대한 관심이 커지면서 BSPDN 에 대한 필요성이 커졌고, 이에 따라 2nm 공정부터는 후면을 이용한 Power Routing을 진행하는 구조가 제시되었다.
해당 구조를 채택하면 전면에서 Power Line을 빼버릴 수 있어 공간 효율이 좋아진다. 3D 구조의 도입으로 전력 분배의 효율성도 상승한다. 성능적으로는 남는 공간을 활용한 Placement를 통해 Signal Latency 감소나 Delay 감소 등에도 기여할 수 있다. 논문에 따르면 SRAM 매크로 부분에 이를 적용하면 FSPDN 대비 44%의 성능 개선과 30%의 전력 효율 개선이 나타났고, 로직에서는 2.5배의 속도 상승과 60%의 전력 효율 개선이 나타났다고 한다.
디스플레이에서나 신경쓰던 백플레인에 대한 공정 부분이다보니 전문가들 사이에서는 패키징 구간에서의 공정 기술 개발 시장이 열릴 것으로 기대하고 있기도 하다.
인텔은 Intel 20A(2024년), TSMC는 N2(2025년), 삼성전자 파운드리 사업부는 SF1.4(2027년)에 각각 적용할 예정이다.
4. 기타
- 아래와 같은 트랜지스터들도 있다.
- UJT: PN접합이 1개뿐인 트랜지스터. 다이오드와 같은 모양인데, 다이오드의 한쪽 전극을 두 개로 쪼개 각각의 끝에 전극을 붙인 형상을 하고 있다. 이 트랜지스터는 음의 저항(아니 이게 뭔 개소리야 라고 할지도 모르겠지만, 이 소자의 V-I 곡선은 N자 모양으로 형성된다) 특성을 갖기 때문에 발진기로 쓰인다.
- IGBT: 항목 참조. 바이폴라 트랜지스터의 베이스 전극이 절연되어 있다.
- MESFET: 쇼트키 효과를 이용한 트랜지스터. NIN(n형 도핑영역 사이에 진성반도체를 끼워넣은 형상)구조의 진성반도체 영역에 게이트 전극을 직접 붙인 형상을 하고 있다. GHz 급의 초고주파 영역에서 사용된다. 사실 릴리엔필드의 특허는 이 트랜지스터와 더 가깝다.
- 그 밖에 수십 ~ 수백 GHz급의 초고주파 영역에서 사용되는 HEMT(High Electron Mobility Transistor), HJT(Hetero-Junction Transistor) 등이 있다.
- 자세한 내용은 전자회로 및 초고주파공학 관련 전공책에 수록되어 있다. 물리2을 보아도 어느 정도 이해가 가능하다. 혹시 시중에 나온 회로이론 책을 뒤지다가 트랜지스터 항목이 안나와서 난감 했다면, 반도체소자 내지 전기/전자공학개론 앞장을 펼쳐 반도체가 나온 항목을 찾아봐도 좋다. 몇몇 책에는 안나와 있기도 하다.[6]
- 트랜지스터라디오는 합성어로 취급되어 붙여 쓴다.
- 극성을 잘못 꽂거나 과전압, 과전류 등으로 인해 트랜지스터가 파손되면 트랜지스터가 매우 뜨거워져서 화상을 입을 수 있다. 특히 고전력 회로일 경우 트랜지스터가 아예 타버리거나 폭발하기도 하므로 주의가 필요하다.[7]
[1]
또는 공핍 영역(depletion region)
[2]
https://patents.google.com/patent/US3472712A/en
[3]
이것도 엄밀하게 말하면 게이트의 길이가 아닌 유효 채널 길이(Effective Channel Length)를 말한다. 위 그림을 보면 게이트 양쪽의 n+ diffusion 영역으로 인해 채널 길이가 게이트의 길이보다 작아진다. 근래 들어서는 3nm MOSFET 이라고 해도 게이트 길이가 3nm 인 것은 아니다. 실제 게이트 길이를 나타내기보다는 일종의 브랜드네임으로 취급된 지 좀 되었다.
[4]
글로벌 파운드리의 경우 자체 개발을 포기하고 삼성전자의 14nm 공정을 라이선스해 사용하였다.
[5]
인텔도 폭을 자유롭게 조절할 수 있으나 명칭은 폭과 관련없이 "RibbonFET"이라고 부른다.
[6]
초급자에게는 neamen의 책을 추천하며, 중급자에게는 yuan taur의 책을 추천한다.
[7]
다만 고전력 회로의 경우에는 보통 이를 제어하는 FET 드라이버에 보호회로가 있어 이런 일이 자주 일어나거나 하지 않고 실제로 트랜지스터가 터지는 장면이 자주 일어나는 경우는 학생들이 트랜지스터을
브레드보드에 연결하다 뒤집어서 연결하는 경우다. 이마저도 만약 전원공급장치가 과전류보호 기능이 달려있다면 거의 안 일어난다.