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CPU
마이크로아키텍처 ||
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<rowcolor=white> 등장 시기 |
패밀리 넘버 (10진법/16진법) |
설계 기반 | 이름 | 공정 노드 |
| 고성능 지향 마이크로아키텍처 목록 | |||||
| 1996년 3월 | - | K5 | K5 | AMD 0.5 ~ 0.35 μm | |
| 1997년 4월 | 05 / 05h | K6 | K6 | AMD 0.35 ~ 0.18 μm | |
| 1999년 6월 | 06 / 06h | K7 | K7-Athlon | AMD 0.25 ~ 0.13 μm | |
| 2003년 4월 | 15 / 0Fh | K8-Hammer | AMD 0.13 μm ~ 65 nm | ||
| 2007년 9월 | 16 / 10h | K10 | AMD 65 ~ 45 nm | ||
| 2008년 6월 | 17 / 11h | K8 + K10 Hybrid | AMD 65 nm | ||
| 2011년 6월 | 18 / 12h | K10 Llano | Common Platform Alliance SOI 32 nm | ||
| 2011년 10월 | 21 / 15h | Bulldozer | Bulldozer | Common Platform Alliance SOI 32 nm | |
| 2012년 8월 | 21 / 15h | Piledriver | Common Platform Alliance SOI 32 nm | ||
| 2014년 1월 | 21 / 15h | Steamroller | Common Platform Alliance 28 nm | ||
| 2015년 6월 | 21 / 15h | Excavator | Common Platform Alliance 28 nm | ||
| 2017년 3월 | 23 / 17h | Zen | Zen | GlobalFoundries 14 nm | |
| 2018년 4월 | 23 / 17h | Zen+ | GlobalFoundries 12 nm | ||
| 2018년 6월 | 24 / 18h | Hygon Dhyana | GlobalFoundries 14 nm | ||
| 2019년 7월 | 23 / 17h | Zen 2 | TSMC 7 nm | ||
| 2020년 11월 | 25 / 19h | Zen 3 | TSMC 7 nm | ||
| 2022년 2월 | 25 / 19h | Zen 3+ | TSMC 6 nm | ||
| 2022년 9월 | 25 / 19h | Zen 4 | TSMC 5 ~ 4 nm | ||
| 2024년 7월 | 26 / 1Ah | Zen 5 | TSMC 4 ~ 3 nm | ||
| 미정 | 불명 | Zen 6 | 미정 | ||
| 고효율 지향 마이크로아키텍처 목록 | |||||
| 2011년 1월 | 20 / 14h | Bobcat | Bobcat | TSMC 40 nm | |
| 2013년 5월 | 22 / 16h | Jaguar | Jaguar | TSMC 28 nm | |
| 2014년 6월 | 22 / 16h | Puma | Common Platform Alliance 28 nm | ||
1. 개요
1996년에 발표된 AMD의 CPU 마이크로아키텍처. 인텔의 80386 프로세서를 AM386이라는 이름으로 하청 생산을 하던 AMD가 이전에도 5x86이라는 이름의 CPU가 있었지만, 이 CPU는 이름과 달리 486의 고속화 모델에 가까웠고 소켓 역시 486 시절에 쓰던 소켓 3를 그대로 써 펜티엄급 모델이라고 할 수는 없다. 실제로 있는 대로 작동 속도를 높여야 겨우 펜티엄 초기형 모델과 비슷한 성능을 낼까 말까한 수준이었으니 숫자와 성능이 다른 것 그 자체였다. 그래서 진정한 펜티엄의 경쟁자로 꼽을 수 있는 것은 AMD가 자체 설계한 K5(5k86)부터이다.2. 특징
- 코어 레벨
- 프론트 엔드/백 엔드 공통
- x86 명령어를 RISC operation(ROP)으로 변환하여 실행하는 구조
- 프론트 엔드
- 1비트 분기 예측 도입
- 16 KB, 4-way set associative 명령어 캐시 (라인 크기: 32B = 2*16B)
- 명령어 캐시는 바이트당 5비트의 pre-decode 정보를 포함
- 명령어 캐시 half-line당 1비트의 history와 1개의 분기 target 저장
- 디코더는 사이클당 최대 4개의 ROP을 백엔드에 전송 가능
- 백 엔드
- 정수 파이프라인 2개, 로드/스토어 유닛 2개, 분기 유닛 1개 및 FPU 1개로 구성된 슈퍼스칼라 아키텍처
- 비순차적 실행(Out-of-Order Execution) 방식 도입.
- 레지스터 재명명(register renaming), 데이터 포워딩 지원
- 16 엔트리 크기의 재정렬 버퍼(reorder buffer, ROB) 추가
- 파이프라인화된 곱셈 유닛 (4 사이클 레이턴시)
- 병렬 발행(issue)을 위한 명령어 쌍 조건 없음[P5]
- 16비트 코드에 대한 효과적인 지원
- 메모리 서브 시스템
- 8 KB, 4-way set associative, write-back 데이터 캐시 (라인 크기: 32B)
- 데이터 캐시에는 2개의 포트, 4개의 뱅크가 존재
- 128 엔트리, 4-way set associative 구성의 4K TLB
- 4 엔트리, fully associative 구성의 4M TLB
- 4M 페이지 지원
- 기타
- CR4 레지스터 및 Time Stamp Counter(TSC), Machine-Specific Registers(MSRs) 추가
- CMPXCHG8B, CPUID 등의 명령어 지원
- 프로세서 레벨
- 펜티엄과 호환되는 버스 인터페이스 채택
- ROP은 ld, st, alu(alu0/alu1), brn, fadd, fmul, fpmv, fpfill 등이 존재
- 16비트 x86 코드는 명령어당 평균 1.9 ROPs, 32비트 x86 코드는 명령어당 평균 1.3 ROPs
- ld는 로드 명령어 하나, st는 스토어 명령어 하나에 대응
- brn은 JMP 또는 Jcc 명령어 하나에 대응
- LEA 명령은 ld를 사용
- 덧셈/뺄셈 및 논리, 비교 연산은 alu0, alu1 모두 가능
- BCD 연산 및 ADC, SBB, 나눗셈은 alu0에서만 가능
- shift/rotate 등 각종 비트 연산 및 정수 변환은 alu1에서만 가능
- 레지스터 이동(mov) 및 교환(xchg), NOP은 alu를 통해 처리
- 정수 곱셈의 경우 fmul을 사용
- 1024 엔트리의 분기 대상 버퍼(BTB)에 대응
- uop의 실행 결과는 ROB에 저장되며 retire 단계에서 레지스터 파일에 기록된다.
- 1 사이클 접근 레이턴시
펜티엄과 호환되며 펜티엄 프로에 사용된 P6 마이크로아키텍처에 가까운 설계로 펜티엄 대비 더 높은 클럭 당 성능을 보였지만, 낮은 클럭으로 인해 P5 기반 펜티엄에 가까운 성능이었다. 부동 소수점 연산 성능이 사이릭스 6x86보다는 나았지만 펜티엄보다 여전히 낮았다. 그래도 AMD의 첫 자체 마이크로아키텍처라는 점과 동시에 첫 자체 설계임에도 비순차적 실행(OoOE)을 지원하는 것에 의의가 있다고 볼 수 있다. 펜티엄 FDIV 오류로 인해 일시적으로 점유율이 상승한 적이 있다.
SSA/5는 처음에 5K86이란 이름으로 판매하다 공정이 개선됨에 따라 나중에 K5-PR로 바꿨다. 5K86은 500nm, K5는 350nm 공정이다. 다이사이즈는 각각 251mm², 161mm²이다.
왼쪽이 500nm 공정의 SSA/5, 오른쪽이 350nm 공정이 사용된 K5-PR이다.
3. 제품 일람
-
SSA/5
1996년 3월 27일 출시, Socket 5, Socket7 사용. 500/350nm 공정과 430만 개의 트랜지스터가 탑재되었다. 다이 크기는 25 총 3개가 있으며 주파수는 75, 90, 100MHz 가 있다. -
5k86
1996년 10월 7일 출시, 350nm 공정을 사용했다. 다이 크기는 181mm².
5가지 제품이 있으며 해당 버전의 성능과 같은 급인 펜티엄의 속도로 이름을 붙였다. 참고로 최상위 제품인 PR 200은 K6의 출시가 다가옴에 따라 극소량 발매되었다.